Новосибирский государственный университет

Факультет информационных технологий

ICT SBRAS

Словарь-справочник по информатике (онтология информатики)

Ассоциативные вычислительные системы

Синонимы: ассоциативные вычислительные системы; ассоциативный процессор;

Ассоциативные вычислительные системы (ABC) - системы класса SIMD, в которых процессоры параллельно и однотипно обрабатывают множественные данные. Их основное отличие заключается в том, что обращение к данным производится по отличительным признакам, содержащимся в самих данных или в приданных этим данным дополнительных разрядах.

Как и в матричных системах, в ABC также множество процессорных элементов (ПЭ) параллельно по одной команде однотипно обрабатывают множественные данные. Однако в отличие от матричных систем обращение к данным производится не по адресам, где хранятся эти данные, а по отличительным признакам, содержащимся в самих данных или в приданных этим данным дополнительных разрядах. Такая возможность обеспечивается ассоциативными процессорами (АП), на базе которых строятся ABC.

Ассоциативные процессоры

Ассоциативным процессором называют специализированный процессор, реализованный на базе ассоциативного запоминающего устройства (АЗУ), где, как известно, доступ к информации осуществляется не по адресу операнда, а по отличительным признакам, содержащимся в самом операнде. От АЗУ традиционного применения ассоциативный процессор (АП) отличают две особенности: наличие средств обработки данных и возможность параллельной записи во все ячейки, для которых было зафиксировано совпадение с ассоциативным признаком. Последнее свойство АП известно как мультизапись.

Способ выполнения операций над словами позволяет определить четыре класса ассоциативных процессоров:

Два последних класса не слишком перспективны для универсальных вычислений, и ориентированы в основном на задачи информационного поиска.

В качестве элементов обработки в параллельной ассоциативном процессоре используются многоразрядные процессорные элементы. Каждый ПЭ, работает со своим модулем ассоциативной памяти, и осуществляет поиск, а также арифметическую и логическую обработку m-разрядных слов. Пересылку выбранных по содержанию слов между АЗУ и ПЭ обеспечивают коммутирующие цепи. Процессорные элементы одновременно выполняют одну и ту же команду, поступающую из процессора управления. Кроме того, предусмотрена возможность обмена данными между модулями ассоциативной памяти и основной памятью, причем обращения по этому каналу производятся как и в обычной памяти - по адресам.
Параллельные АП по сравнению с другими классами ассоциативных процессоров обладают наиболее высоким быстродействием, однако это достигается за счет больших аппаратурных затрат.

Поразрядно-последовательные ассоциативные процессоры в настоящее время являются наиболее распространенными. Запоминающий массив ассоциативного процессора обычно представляет собой матрицу n×n 1-разрядных запоминающих элементов (ЗЭ). Считывание и запись информации могут производиться по двум срезам запоминающего массива - либо это все разряды одного слова, либо один и тот же разряд всех слов. Каждый разряд среза в АП снабжен собственным одноразрядным процессорным элементом, что позволяет между считыванием информации и ее записью производить необходимую обработку, то есть параллельно выполнять операции арифметического сложения, поиска, а также эмулировать многие черты матричных ВС, таких, например, как ILLIAC IV. Все ПЭ одновременно выполняют одну и ту же команду, поступающую из процессора управления. АП оперирует m (m ≤ n) разрядами среза, причем значение m устанавливается программистом. При необходимости выделения отдельных разрядов среза лишние позиции допустимо маскировать.
Входящий в ПЭ операционный блок представляет собой одноразрядное арифметико-логическое устройство с цепью переноса из младшего разряда в старший. Промежуточные результаты могут быть временно сохранены в регистре. Ассоциативный доступ к разрядам среза, выборку и сохранение данных в ассоциативной памяти, а также связь с процессором управления, откуда поступают команды для ПЭ, обеспечивает коммутирующая схема. Триггер маски используется для блокирования процессорного элемента. При нулевом его состоянии ПЭ не выполняет команду, поступившую одновременно на все процессорные элементы ассоциативного процессора. В целом, ПЭ реализует арифметические, логические, а также по¬исковые и системные операции.
Конструктивно поразрядно-последовательный ассоциативный процессор исполняется в виде матрицы, содержащей m процессорных элементов и ассоциативную память емкостью n×n битов.

Ассоциативные многопроцессорные системы

Ассоциативная вычислительная система (ABC) представляет собой многопроцессорную ВС, объединяющую множество ассоциативных процессоров, процессор управления, процессор ввода/вывода и основную память.
Программа для ABC хранится в основной памяти. В процессе реализации программы процессор управления выбирает из ОП очередную команду программы, декодирует ее и, если эта команда предполагает обработку ассоциативными процессорами, передает ее для параллельного выполнения во все ассоциативные процессоры, готовые к обработке. Кроме того, по ходу обработки процессор управления обеспечивает обмен данными между ассоциативной памятью каждого из АП и основной памятью системы. Связь ABC с внешними устройствами реализуется средствами процессора ввода/вывода. Следует подчеркнуть особую роль, которую в ABC исполняет процессор управления. Помимо уже отмеченных функций, на это устройство возлагаются задачи, которые в матричных ВС обычно выполняет фронтальная ВМ, в частности обеспечение трансляции программ, их редактирование, распараллеливание обработки данных и т.д.

Ключевые термины:  архитектура вычислительной машины;   классификация флинна;   simd-архитектура;   матричные вычислительные системы;

Контекстный поиск: Задайте образец для поиска:
    
|А.М.Федотов| |Преподавание| |Современные проблемы информатики| |Информатика| |Ключевые термины| |Персоны|

Федотова Ольга Анатольевна 		[SBRAS]
НГУ
ФИТ НГУ
ИВТ СО РАН
© 2007-2024, Новосибирский государственный университет, Новосибирск
© 1998-2024, Институт вычислительных технологий СО РАН, Новосибирск
© 1998-2024, Федотов А.М.
    Дата последней модификации: 15.08.2013